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FPGAを用いたJT-60タイミングシステム更新の構想

Reconfiguration design of JT-60 timing system using FPGA

赤坂 博美; 高野 正二; 川俣 陽一

Akasaka, Hiromi; Takano, Shoji; Kawamata, Yoichi

トカマク型核融合試験装置JT-60のタイミングシステム(以下「TS」と称す。)は、JT-60の実験運転において各種計測・制御機器の動作に必要なトリガー信号やクロック信号の送信,放電シーケンス制御における時間基準を発信するシステムとして重要な役割を果たしている。このTSは、構成するCAMAC機器の高経年化による故障が増加し、また機能面では実時間フィードバック制御の高速化に伴い、基本クロック周期1msが既に最小周期250$$mu$$sとの誤差が長パルス放電時に顕在化するなど課題を抱えた状況である。そこで更新を兼ねて、機能面を向上させながら一方で価格を抑えたシステムの構築を目指して、TSの更新構想検討を行った。2002-2004年に制御ロジックの実行にDSP(Digital Signal Processor)を使用したVMEバスシステムによるプロトタイプを製作し機能検証を行ったが、タイミング遅れ時間を短縮させるには至らなかった。さらなる高速化を目指して制御ロジックの実行にFPGA(Field Programmable Gate Array)を用いた新システムの検討を開始するとともにFPGAについての調査を行った。本研究会では、これまでの検討結果の総括とプロトタイプ改良後の試験結果及びFPGAを用いた新システムの設計構想について報告する。

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