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新藤 浩之*; 緑川 正彦*; 佐藤 洋平*; 久保山 智司*; 平尾 敏雄; 大島 武
JAEA-Review 2008-055, JAEA Takasaki Annual Report 2007, P. 5, 2008/11
活性層が薄くイオン入射に伴い発生する電子・正孔対の総量を抑制することができるため、耐放射線性半導体素子として期待される0.15
mFD-SOI(Fully Depleted Silicon on Insulator)上に作製した、FPGA(Field Programmable Gate Array)要素回路の放射線耐性評価をAr 150MeV(LET: 15.1/(mg/cm
)), Kr 322MeV(LET: 37.9/(mg/cm)), Xe 454MeV(LET: 60.6/(mg/cm))を用いて実施した。その結果、FPGAを構成する基本回路の一つであるConfiguration bitのSEUの発生要因として、OFF状態のトランジスタが一つだけ反転することでSETが発生するSTG(Single transient gate)モードと高LET粒子が冗長トランジスタを同時に駆動してしまうDH(Duble Hit)モードの2種類があることがわかった。さらにSEU反転断面積とLETとの関係において、STGモードではLETが40MeV/(mg/cm)以下でエラー発生が観測されないこと、一方DHモードではLETが60MeV/(mg/cm)以下でエラー発生が観測されない結果を得た。この結果は、従来のバルクシリコンで得られている閾値LET(LET:15.1/(mg/cm))と比較して2.6
4.5倍も耐性が向上されている。さらにこの結果から、FPGA回路に対する耐SEUを改善するために必要なパラメータの取得ができた。
m fully depleted CMOS/SOI digital logic devices槇原 亜紀子*; 浅井 弘彰*; 土屋 義久*; 天野 幸男*; 緑川 正彦*; 新藤 浩之*; 久保山 智司*; 小野田 忍; 平尾 敏雄; 中嶋 康人*; et al.
Proceedings of 7th International Workshop on Radiation Effects on Semiconductor Devices for Space Application (RASEDA-7), p.95 - 98, 2006/10
RHBD(Radiation Hardness by Design)技術を用いてSEU(Single Event Upset)/SET(Single Event Transient)対策ロジックセルを、沖電気の完全空乏型0.15m CMOS/SOI民生プロセスを用いて設計し、製造したサンプルデバイスの放射線評価を実施した。SETフリーインバータと呼ばれるSET対策付きインバータ構造を有するロジックセルは、非常に優れたSET耐性を示すが、面積・動作スピード・消費電力のペナルティも大きいため、本研究では、最低限の耐性を維持しつつペナルティを低減するための設計の最適化をMixedモードのTCAD(Technology Computer Aided Design)シミュレータを用いて行った。その結果、LET(Linear Energy Transfar)が64MeV/(mg/cm
)までは、本研究により最適化されたロジックセルが宇宙用として有用であることを示した。
飯田 健*; 富岡 雄一*; 吉本 公博*; 緑川 正彦*; 塚田 裕之*; 折原 操*; 土方 泰斗*; 矢口 裕之*; 吉川 正人; 伊藤 久義; et al.
Japanese Journal of Applied Physics, Part 1, 41(2A), p.800 - 804, 2002/02
被引用回数：15 パーセンタイル：52.3(Physics, Applied)SiCは高周波、高パワー,高温,放射線照射下等、過酷な環境下で動作する素子用材料として優れた物性を持つ。また熱酸化で表面にSiO
層が形成されMOS構造が作製できるが、酸化層/SiC界面には欠陥が多いため、物性値から期待される性能が得られない。そこで本研究では、分光エリプソメーター(SE)を用いて、その界面欠陥の発生原因を光学的に追究した。試料には、SiC基板を乾燥酸化して得た60nm程度の酸化膜を用いた。これをHF溶液を用いて斜めにエッチングし、酸化膜の光学的周波数分散特性を、膜厚をパラメータとして測定した。得られた値は、セルマイヤーの式を用いたカーブフィッティング法により、屈折率に変換した。その結果、SiC上の酸化層の見かけの屈折率は、Si酸化膜より小さくなった。また、屈折率は酸化膜厚の減少と共にも小さくなり、膜厚が1nm程度では1にまで近づいた。この屈折率の膜厚依存性は、酸化層がSiO層と高屈折率界面層から成ると仮定することで説明できる。このことから、酸化層/SiC界面には屈折率の高い界面中間層が存在し、それらが界面欠陥を発生させていると推定された。
富岡 雄一*; 飯田 健*; 緑川 正彦*; 塚田 裕之*; 吉本 公博*; 土方 泰斗*; 矢口 裕之*; 吉川 正人; 石田 夕起*; 小杉 良治*; et al.
Materials Science Forum, 389-393, p.1029 - 1032, 2002/00
被引用回数：4 パーセンタイル：20.33(Materials Science, Multidisciplinary)SiC-MOSFET反転層の電子移動度は、理論値よりも小さい。これは、SiO/SiC界面にある残留炭素が原因であると考えられている。そこで、乾燥酸素法、及び水素燃焼酸化法で作製したドライ酸化膜、及びパイロジェニック酸化膜、そして低温で作製した酸化膜(LTO膜)について、それぞれのSiO/SiC界面の光学定数を分光エリプソメータにより測定し、それらの光学特性の違いを調べ、界面構造の光学的な違いと酸化膜の電気特性との関連性を追求した。その結果、どの酸化膜においても、界面層のA値(波長無限大における屈折率)の値はバルクSiOの屈折率(n=1.465)より高くなった。これは薄い高屈折率界面層が、SiO/SiC界面に存在することを意味しており、Si-Siボンドのような強いイオン分極を持つボンドが界面に存在することを示唆する。またAの値は、酸化方法に依存しており、LTO膜のA値はパイロジェニック酸化膜、ドライ酸化膜のものより小さくなった。これら酸化膜を用いて作製したMOSFETの電気特性は大きく異なることから、A値がSiC MOS構造の電気的特性と関連していると考えられた。
interfaces by optical and electrical measurements石田 夕起*; 高橋 徹夫*; 奥村 元*; 直本 保*; 土田 秀和*; 吉川 正人; 富岡 雄一*; 緑川 正彦*; 土方 泰斗*; 吉田 貞史*
Materials Science Forum, 389-393, p.1013 - 1016, 2002/00
被引用回数：4 パーセンタイル：20.33(Materials Science, Multidisciplinary)1200
の乾燥酸素中で作製した酸化膜と4H-SiC基板界面の光学並びに電気特性の関連性を、容量-電圧(CV)、分光エリプソ(SE)、フーリエ変換赤外(FTIR)測定法を用いて追求した。CV特性からは、1200の乾燥酸素中で作製した酸化膜内部に多量の界面準位と負電荷が存在することがわかった。同じ酸化膜をSEで測定したところ、界面近傍に極めて屈折率の高い界面中間層が存在することが明らかとなった。同じ部位をFTIRで測定すると、溶融石英に比べて結合角の小さいSi-O-Si結合が多数存在する可能性が示唆された。これらの結果から、金属/酸化膜/半導体(MOS)構造のCV特性を大きく変化させている原因は界面中間層にあり、界面中間層の正体は、不完全な酸化で生ずるSuboxide層であると結論された。
新藤 浩之*; 佐藤 洋平*; 緑川 正彦*; 久保山 智司*; 槙原 亜紀子*; 平尾 敏雄; 伊藤 久義
no journal, ,
微細加工が進んだ高機能LSIの放射線耐性強化のために、SOI(Silicon On Insulator)構造を有するデバイスを用いて誤信号発生回避の冗長トランジスタの設計を行い、高エネルギー重イオン照射による実証試験を行った。その結果、SOI技術を用いて設計製作した冗長回路では、重イオン照射によるSEUの発生断面積が対策なしと比較して2桁も少ないことが得られた。しかし、問題点として回路内での誤信号の発生を完全に除去するには、面積・消費電力が2倍,動作速度が1/2になることが判明し、大きなペナルティが課せられることも判明した。
m CMOS/SOIプロセスデバイスへの放射線対策の最適化槇原 亜紀子*; 浅井 弘彰*; 土屋 義久*; 天野 幸男*; 緑川 正彦*; 新藤 浩之*; 久保山 智司*; 小野田 忍; 平尾 敏雄; 中嶋 康人*; et al.
no journal, ,
RHBD(Radiation Hardness by Design)技術を用いてSEU(Single Event Upset)/SET(Single Event Transient)対策ロジックセルを、沖電気の完全空乏型0.15mCMOS/SOI民生プロセスを用いて設計し、製造したサンプルデバイスの放射線評価を実施した。SETフリーインバータと呼ばれるSET対策付きインバータ構造を有するロジックセルは、非常に優れたSET耐性を示すが、面積・動作スピード・消費電力のペナルティも大きいため、本研究では、最低限の耐性を維持しつつペナルティを低減するための設計の最適化を行った。その結果、論理セルのみにRHBD手法を用いることで十分な放射線耐性を維持できることを明らかにした。
久保山 智司*; 新藤 浩之*; 緑川 正彦*; 佐藤 洋平*; 大島 武; 平尾 敏雄; 横瀬 保*; 槙原 亜紀子*
no journal, ,
宇宙用LSIは、微細化の進展によってノイズマージンがますます低下し、宇宙で遭遇する陽子や重粒子イオンの飛跡に沿って生成される電子・正孔対により発生する微弱なノイズによって容易に誤動作を起こしてしまう。これに対して、SOI(Silicon On Insulator)基板を用いたLSIでは個々のトランジスタが酸化膜で基板と電気的に絶縁されているため、本質的にバルク基板で発生するようなノイズは発生しない。ただし、トランジスタ内にもp-n接合が存在するため、このp-n接合内に生成された電子・正孔対によるノイズの発生は阻止できない。その対策として冗長トランジスタを追加することにより、p-n接合によるノイズの発生を阻止する方法がある。そこでSOI基板上に、データ記憶回路の1つであるラッチ回路をSET(Single Event Transient)フリー回路作製技術を適用して試作し、TIARAからの重粒子イオンを照射することで誤動作の発生断面積を測定した。その結果、LET=64MeV/(mg/cm)のXeイオンでも一切誤動作することはなく、実際の宇宙環境で誤動作する確率がほとんどないレベルの耐放射線性を達成できることが確認できた。
新藤 浩之*; 緑川 正彦*; 佐藤 洋平*; 久保山 智司*; 平尾 敏雄
no journal, ,
活性層が薄くイオン入射に伴い発生する電子・正孔対の総量を制御することができるため、耐放射線半導体素子として期待される0.15mFD-SOI(Fully Depleted Silicon on Insulator)上に作製した、FPGA(Field Programble Gate Array)要素回路の放射線耐性を評価した。その結果、FPGAを構成する基本回路の一つである、Configuration bitのシングルイベントアップセット(SEU)発生要因として、OFF状態のトランジスタが一つだけ反転することで発生するSTG(Single Transient Gate)モードと、高LET粒子が冗長トランジスタを同時に駆動してしまうDH(Double Hit)モードの2種類があることがわかった。さらにSEU反転断面積とLETとの関係において、STGモードではLETが40MeV/(mg/cm)以下でエラー発生が観測されないこと、一方DHモードではLETが60MeV/(mg/cm)以下でエラー発生が観測されない結果を得た。この結果は、従来のバルクシリコンで得られている閾値(LET:15.1/(mg/cm))と比較して2.64.5倍の耐性向上である。さらにこれらの評価を通して、FPGA回路に対する耐SEUを改善するために必要なパラメータの取得ができた。
