Experimental verification of scan-architecture-based evaluation technique of SET and SEU soft-error rates at each Flip-Flop in logic VLSI systems

柳川 善光*; 小林 大輔*; 廣瀬 和之*; 牧野 高紘*; 齋藤 宏文*; 池田 博一*; 小野田 忍; 平尾 敏雄; 大島 武

IEEE Transactions on Nuclear Science, 56(4), p.1958 - 1963, 2009/08

https://doi.org/10.1109/TNS.2009.2020166

論理LSI(Large Scale Integrated Circuit)におけるソフトエラー発生率の評価を行うために、従来のスキャンフリップフロップ(FF: Flip Flop)に新たにソフトエラー検出・保持機能を付加したFFを実装したテストチップを作製し、論理LSI中の各FFについてソフトエラー発生率の測定を行った。試料へKr320MeVを照射し、発生するソフトエラー発生率の測定を実施した。また、SET(Single Event Transient)に起因するソフトエラー発生率についてSETパルス幅分布から数学的に予測した値と実測値との比較を行った。その結果、論理素子の種類がNOR時とNOT時の比で、数字的な予想値が2.5に対して実測値は2.42となり良い一致が見られた。このことからSETに起因するソフトエラーの発生率がSETパルス幅分布から数学的に予測することが可能であることがわかった。