Comprehensive study on layout dependence of soft errors in CMOS latch circuits and its scaling trend for 65 nm technology node and beyond

CMOSラッチ回路におけるソフトエラーのレイアウト依存及び65nmテクノロジノード以降のソフトエラーレートのスケーリングトレンドに関する包括的研究

福井 大伸*; 濱口 雅史*; 吉村 尚夫*; 親松 尚人*; 松岡 史倫*; 野口 達夫*; 平尾 敏雄; 阿部 浩之; 小野田 忍; 山川 猛; 若狭 剛史; 神谷 富裕

Fukui, Hironobu*; Hamaguchi, Masafumi*; Yoshimura, Hisao*; Oyamatsu, Hisato*; Matsuoka, Fumitomo*; Noguchi, Tatsuo*; Hirao, Toshio; Abe, Hiroshi; Onoda, Shinobu; Yamakawa, Takeshi; Wakasa, Takeshi; Kamiya, Tomihiro

65nmノードのCMOSラッチ回路に対しプロトンビームによるソフトエラー加速試験を初めて行い、ソフトエラーレート(SER)のレイアウト依存性を明らかにした。臨界電荷量と電荷収集過程は拡散層サイズに強く依存するため、SERもそれらに対し依存する。拡散層サイズの最適化によりSERを70パーセント減少できることを見いだした。スケーリングの変化とSER劣化との関係において、電源電圧を高くすることでSERの増加を緩和し、劣化を抑制できることがわかった。

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