Verification of soft-error rate estimation method in a logic LSI

論理LSIで発生するSETパルスによるソフトエラー率の推定

牧野 高紘; 小野田 忍; 平尾 敏雄; 大島 武; 小林 大輔*; 廣瀬 和之*

Makino, Takahiro; Onoda, Shinobu; Hirao, Toshio; Oshima, Takeshi; Kobayashi, Daisuke*; Hirose, Kazuyuki*

これまで、論理素子で発生するSET(Single Event Transient)パルスの発生率とフリップフロップ(FF)のSetup-hold timeからソフトエラー率を推定式する手法を提案し実証した。だたし、この推定を行うためには、SETパルスの幅を測定する特殊な回路の設計、製作が必要であった。今回、論理素子を構成する複数個のトランジスタのうちの一つに注目し、その単体トランジスタのイオン入射過渡応答を測定した。そして、その過渡応答と論理素子を構成する他のトランジスタとの相互作用を考慮し、論理素子で発生するSETパルスの幅を導出した。今回の実証によって、SETパルスの幅を測定する特殊な回路の設計、製作が必要なく、従来の手法に比べて高速かつ簡単にソフトエラー率を推定することが可能となった。

We want to reveal the relation between SET-induced soft-error rates (s) and SET pulse-width distribution to be able to reduce the with an SET filter like an RC filter or a temporal latch architecture. By considering the relation between and SET pulse-width, we can determine the minimum time constant for the SET filter to reduce the effectively. A theoretical estimation has been proposed to obtain in a logic LSI from SET pulse-widths measured in logic cells and the latch probability of SET pulses at flip-flops (FFs) used in logic LSIs. However, the estimation method has not been verified yet. In this paper, we verify the theoretical estimation method.