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論文

Compatibility of Ni and F82H with liquid Pb-Li under rotating flow

金井 亮彦*; Park, C.*; 登尾 一幸*; 笠田 竜太*; 小西 哲之*; 廣瀬 貴規; 野澤 貴史; 谷川 博康

Fusion Engineering and Design, 89(7-8), p.1653 - 1657, 2014/10

 被引用回数:4 パーセンタイル:36.81(Nuclear Science & Technology)

The present study reports the compatibility of a reduced-activation ferritic steel F82H and Ni exposed to liquid Pb-Li flow using a rotating disk apparatus at 873 K. Cross-sectional observations revealed that grain boundary attack of Pb caused a liquid metal embrittlement of Ni and formation of pitting holes and Cr-depleted zone in F82H.

論文

Fermi surface and magnetic properties of antiferromagnet EuBi$$_3$$

仲村 愛*; 平仲 裕一*; 辺土 正人*; 仲間 隆男*; 立津 慶幸*; 眞榮平 孝裕*; 三浦 泰直*; 森 晶宣*; 堤 泰樹*; 広瀬 雄介*; et al.

Journal of the Physical Society of Japan, 82(12), p.124708_1 - 124708_6, 2013/12

 被引用回数:18 パーセンタイル:72.91(Physics, Multidisciplinary)

Fermi surfaces and magnetic properties of an antiferromagnet EuBi$$_3$$ were investigated on a flux-grown single crystal. A critical magnetic field of 225 kOe where the magnetic moments are forced to align ferromagnetically was well explained by the magnetic exchange interaction based on a two-sublattice model. The Fermi surface characteristics are in agreement with the theoretical prediction indicating a fully magnetic divalent state in Eu atoms.

論文

Magnetic and Fermi surface properties of EuGa$$_4$$

仲村 愛*; 平仲 裕一*; 辺土 正人*; 仲間 隆男*; 三浦 泰直*; 堤 泰樹*; 森 晶宣*; 石田 一裕*; 三田村 勝哉*; 広瀬 雄介*; et al.

Journal of the Physical Society of Japan, 82(10), p.104703_1 - 104703_10, 2013/10

 被引用回数:29 パーセンタイル:82(Physics, Multidisciplinary)

High quality single crystals of EuGa$$_4$$ have been grown from Ga flux. Electrical resistivity, magnetic susceptibility, high-field magnetization, specific heat, thermoelectric power and de Haas-van Alphen effect were investigated. Antiferromagnetic transition due to divalent Eu atoms were observed at 16.5 K. A charge density wave transition was also found under high pressure accompanied by a Fermi surface reconstruction. These observations were fully accounted for by the Fermi surface topology and corresponding band calculations.

論文

Experimental study on radiation tolerance of SOI-PLLs

星野 英二郎*; 小林 大輔*; 牧野 高紘; 大島 武; 廣瀬 和之*

Proceedings of 10th International Workshop on Radiation Effects on Semiconductor Devices for Space Applications (RASEDA-10) (Internet), p.130 - 133, 2012/12

CPUを動かすためのクロック信号は、アナログ部分とデジタル部分を持ったフィードバック回路からなる位相同期回路PLL(Phase-Locked Loop)によって供給される。放射線環境下でCPUを使うにはPLLの放射線耐性を確保する必要がある。われわれは0.2$$mu$$mのFDプロセスのSOI(Silicon On Insulator)基板を用い、アナログ部分の冗長化、デジタル部分の段積み化を組合せて耐放射線化を施したSOI-PLLを設計・試作した。本研究ではTIARAサイクロトロンを用い重イオン線照射試験を行い放射線耐性を検証した。誤動作数から算出した反応断面積と、LETの関係から、飽和断面積は4$$times$$10$$^{-4}$$cm$$^2$$程度であり冗長化が有効に機能していることが見いだされた。飽和断面積の絶対値に関しては回路シミュレーションの結果より約2桁大きいことが判明した。この違いはシミュレーションで採用した放射線照射位置と周波数の仮定に起因すると考えられ、今後のさらなるエラー波形解析が必要といえる。

論文

Estimation of digital single event transient pulse-widths in logic cells from high-energy heavy-ion-induced transient current in a single MOSFET

牧野 高紘; 小野田 忍; 平尾 敏雄; 大島 武; 小林 大輔*; 池田 博一*; 廣瀬 和之*

Proceedings of 9th International Workshop on Radiation Effects on Semiconductor Devices for Space Applications (RASEDA-9), p.169 - 172, 2010/10

これまで、われわれは、ソフトエラーの一因となるLSI内で発生する放射線誘起ノイズパルスの時間幅の測定を行ってきた。この測定には、LSI内にノイズパルス時間幅測定用の特殊な回路を組み込む必要があった。今回われわれは、LSIを構成する最小単位であるトランジスタ一個に注目し、その単体トランジスタのイオン入射過渡応答を測定した。そして、その過渡応答とLSIを構成する他のトランジスタとの相互作用を考慮することでLSIで発生するパルス幅の導出に成功した。今回の実証によって、ノイズパルスの幅を測定する特殊な回路をLSIへ組み込むことなく、従来の手法に比べて高速かつ簡単にノイズパルス幅を推定することが可能となった。また、従来の組み込み回路での測定は、測定の時間分解能が回路の時定数(70ps)で決まっていたのに対し、本手法では、測定の時間分解能がオシロスコープの時間分解能(20ps)で決まるため、大幅に推定精度が向上した。

論文

Soft-error rate in a logic LSI estimated from SET pulse-width measurements

牧野 高紘; 小林 大輔*; 廣瀬 和之*; 高橋 大輔*; 石井 茂*; 草野 将樹*; 小野田 忍; 平尾 敏雄; 大島 武

IEEE Transactions on Nuclear Science, 56(6), p.3180 - 3184, 2009/12

 被引用回数:13 パーセンタイル:68.24(Engineering, Electrical & Electronic)

論理LSIにおける放射線起因のソフトエラー率を、放射線によって論理LSIを構成する論理素子内に誘起されるシングルイベントトランジェント(SET)電圧パルス幅の測定結果より推定した。実験には0.2-$$mu$$m FD-SOI(Fully Depleted Silicon on Insulator)技術を用いたNOT回路又はNOR回路を用い、322MeV Krイオン照射により得られたSETパルス幅の実測を行った。測定結果と回路構成を考慮した理論解析を用い論理LSIにおけるソフトエラー率を推定した。その結果、論理LSIにおける放射線起因のソフトエラー率を直接測定した結果と一致し、本手法の妥当性を検証できた。

論文

Verification of soft-error rate estimation method in a logic LSI

牧野 高紘; 小野田 忍; 平尾 敏雄; 大島 武; 小林 大輔*; 廣瀬 和之*

Proceedings of the 28th Symposium on Materials Science and Engineering, Research Center of Ion Beam Technology Hosei University, p.35 - 40, 2009/12

これまで、論理素子で発生するSET(Single Event Transient)パルスの発生率とフリップフロップ(FF)のSetup-hold timeからソフトエラー率を推定式する手法を提案し実証した。だたし、この推定を行うためには、SETパルスの幅を測定する特殊な回路の設計、製作が必要であった。今回、論理素子を構成する複数個のトランジスタのうちの一つに注目し、その単体トランジスタのイオン入射過渡応答を測定した。そして、その過渡応答と論理素子を構成する他のトランジスタとの相互作用を考慮し、論理素子で発生するSETパルスの幅を導出した。今回の実証によって、SETパルスの幅を測定する特殊な回路の設計、製作が必要なく、従来の手法に比べて高速かつ簡単にソフトエラー率を推定することが可能となった。

論文

Characterization of light element impurities in ultrathin silicon-on-insulator layers by luminescence activation using electron irradiation

中川 聰子*; 田島 道夫*; 廣瀬 和之*; 大島 武; 伊藤 久義

Japanese Journal of Applied Physics, 48(3), p.031201_1 - 031201_4, 2009/03

 被引用回数:4 パーセンタイル:19.88(Physics, Applied)

極薄トップシリコン層を有するシリコン-オン-インシュレータ(SOI)中の軽元素不純物を電子線照射による発光活性法により調べた。さまざまな製法により作製したトップシリコン層厚が62nmのSOI基板を用い、紫外光を励起光としたフォトルミネッセンス測定を行うことで、格子間炭素と酸素不純物の複合欠陥に起因するCライン及び格子間及び置換型炭素の複合欠陥に起因するGラインを観察した。その結果、電子線照射によりCライン,Gラインの発光強度が増大し、さらに、SOI基板に含有する不純物濃度により、発光強度に差異が生ずることが判明した。このことより、極薄SOI中に含まれる微量な炭素や酸素といった不純物濃度は、電子線照射による発光活性法で評価できると帰結できた。

論文

LET dependence of single event transient pulse-widths in SOI logic cell

牧野 高紘*; 小林 大輔*; 廣瀬 和之*; 柳川 善光*; 齋藤 宏文*; 池田 博一*; 高橋 大輔*; 石井 茂*; 草野 将樹*; 小野田 忍; et al.

IEEE Transactions on Nuclear Science, 56(1), p.202 - 207, 2009/02

 被引用回数:33 パーセンタイル:91.29(Engineering, Electrical & Electronic)

SET(Single Event Transient)パルス幅と線エネルギー付与(LET)との関係を求めるために、高い放射線耐性を持つSOI(Silicon on Insulator)基板上に試作したテストチップを用いてSETパルス幅のLET依存性を評価した。Kr322MeVとXe454MeVのイオンをテストチップに垂直又は45度で照射した。その結果、垂直入射の場合、LETの増加に対してSETパルス幅が直線的に増加し、45度の場合、LETの増加に対してSETパルス幅が飽和傾向を示すことがわかった。この飽和傾向を示す主な要因を調べるために3次元デバイスシミュレーター(TCAD)による解析を行った。その結果、重イオンによって誘起する過剰キャリアの再結合が飽和傾向を説明する一つの要因であることがわかった。

論文

Development of 7 T Cryogen-free superconducting magnet for gyrotron

広瀬 量一*; 神門 剛*; 奥井 良夫*; 宮田 斉*; 渋谷 和幸*; 尾崎 修*; 坂本 慶司

IEEE Transactions on Applied Superconductivity, 18(2), p.920 - 923, 2008/06

 被引用回数:13 パーセンタイル:59.47(Engineering, Electrical & Electronic)

ジャイロトロン用超伝導コイルの開発結果である。室温ボアは240mm,中心磁場は7Tである。コイルは、メインコイルとガンコイル,スイープコイルで構成されており、それぞれ独立に給電される。中心磁場を$$pm$$0.2Tスイープできることが特徴であり、スイープ時間は10秒である。スイープコイルはACロスによるクエンチを避けるため、ニオブ3スズが使用されている。このコイルは、ジャイロトロンの周波数高速可変実験にも使用される予定である。

論文

宇宙用論理LSIで発生する放射線誘起スパイクノイズの研究

牧野 高紘*; 柳川 善光*; 小林 大輔*; 福田 盛介*; 廣瀬 和之*; 池田 博一*; 齋藤 宏文*; 小野田 忍; 平尾 敏雄; 大島 武; et al.

信学技報, 108(100), p.67 - 72, 2008/06

放射線によって生じる論理LSI(Large Scale Integrated Circuit)でのソフトエラーは、FF(Flip Flop)やラッチ回路に粒子が当たって発生するだけでなく、組合せ論理回路に当たって発生するスパイクノイズによっても発生する。この放射線誘起スパイクノイズを測定するために、インバータ24段の論理セルチェインと拡張バッファー及び自己トリガFFチェインから構成されるスナップショット回路を作製した。実験はKr 322MeVとXe 454MeVのイオンをテストチップに対して垂直と45度で入射させ、線エネルギー付与LET40$$sim$$92(MeV/cm$$^{2}$$/mg)の範囲でSET(Single Event Transient)パルス幅を測定した。その結果、インバータ24段を接続したチェインについて、0度(垂直)照射では取得SETパルスの総数が、LETの増加に対して増加を示し、45度照射では、取得SETパルスの総数はLETの増加にかかわらず一定であった。また取得したSETパルス幅分布の最頻値と半値幅をLETの関数で示した結果、SETパルス幅はLETの増加に対して飽和傾向を示すことが見いだされた。さらにSETパルス幅の上限が約1nsであることから、SETパルスを除去するために必要なフィルタ回路の時定数は最大1nsとすれば良いということもわかった。

口頭

SOI論理セル内で発生するSETパルス幅のLET依存性

牧野 高紘*; 小林 大輔*; 廣瀬 和之*; 柳川 善光*; 齋藤 宏文*; 池田 博一*; 高橋 大輔*; 石井 茂*; 草野 将樹*; 小野田 忍; et al.

no journal, , 

シングルイベントトランジェント(SET: Single Event Transient)は放射線が論理LSIに入射して発生する過渡的な電圧変動に由来した誤動作(ソフトエラー)として知られる。発生したSETパルスが回路中を伝搬し記憶セルにラッチされるとソフトエラーを招くが、その確率はSETパルス幅に比例して増大し、さらにSETパルス幅は入射するイオンの線エネルギー付与(LET: MeV/cm$$^{2}$$/mg)の増加に伴って大きくなることが明らかとなっている。ここではSETパルス幅の増加傾向を決める要因を調べるために3次元のデバイスシミュレーションを実施した。n型FD-SOI MOSFET(FUlly Depleted Silicon on Insulator)にKr322 MeVとXe454 MeVを照射したときの重イオン誘起SET電流パルスをDESSIS(Device Simulation For Smart Integrated System)デバイスシミュレータで求め、さらにデバイス回路混合シミュレーションによってインバータセルでの電圧パルスを求めた。さらに、過剰キャリアの再結合がSETパルス幅の増加傾向を決める要因と考え、再結合プロセスの有無を考慮してSETパルス幅のLET依存性をシミュレーションした。その結果、重イオンによって誘起する過剰キャリアの再結合がSETパルス幅の増加傾向を支配する大きな要因であることがわかった。

口頭

宇宙用SOIデバイスのシングルイベント現象の新評価技術

小林 大輔*; 廣瀬 和之*; 牧野 高紘; 小野田 忍; 平尾 敏雄; 大島 武

no journal, , 

宇宙空間は過酷な放射線環境であり、半導体デバイスを利用するにはそれらへの対策が必要となる。本研究では、半導体デバイスの製造方法の一つである先端SOI(Silicon On Insulator)プロセスを利用して、放射線耐性の高い宇宙用半導体デバイス、すなわち「宇宙用SOIデバイス」の実現に取り組んでいる。その実現にはCPU等の論理回路におけるシングルイベント現象の評価が必要である。論理回路におけるシングルイベント現象は幾つかに分類できるが、最近では、SET(Single Event Transient)と言うパルスノイズが懸念となっている。論理回路を構成する論理ゲートに放射線が当たることで発生するパルスノイズにより、回路の動作が乱され誤動作してしまうためである。われわれはSET評価の技術として、スナップショット回路と呼ぶ新しい評価用回路を開発するとともに、それを用いることでSOIデバイスが従来のバルクデバイスよりSET耐性に優れていることを実証した。

口頭

Digital single event transient pulse-widths estimation in logic cells from heavy-ion-induced transient currents in a single MOSFET

牧野 高紘; 小野田 忍; 平尾 敏雄; 大島 武; 小林 大輔*; 池田 博一*; 廣瀬 和之*

no journal, , 

論理LSIのソフトエラーの原因として、論理LSIを構成する論理素子で発生するデジタルシングルイベント過渡パルス(DSETパルス)が懸念されている。論理LSIにDSETパルス対策を施すためには、DSETパルスの時間幅測定が必須である。これまでは、論理素子で発生するDSETパルスを、特殊な回路を用いて測定していた。本研究では、論理素子を構成する数個のトランジスタのうち、nチャネル型のトランジスタ一個に注目し、そのトランジスタで発生する高エネルギー重イオン誘起過渡電流波形より論理素子で発生するDSETパルスの時間幅を推定した。推定結果は、従来の特殊な回路を用いたDSETパルス時間幅測定結果と一致した。これによって、従来の手法に比べて高速,容易にDSETパルスの時間幅を知ることができるようになった。その結果、論理LSIの耐放射線性技術の向上が加速すると期待される。

口頭

単体MOSFETで発生する重イオン誘起過渡電流波形を用いた論理素子で発生するデジタルシングルイベントノイズパルス波形の推定

牧野 高紘; 平尾 敏雄; 小野田 忍; 大島 武; 廣瀬 和之*

no journal, , 

これまで、われわれは、半導体デバイスのソフトエラーの一因となる、デジタルシングルイベントパルス(Digital Single Event Transientパルス: DSETパルス)の時間幅測定を行ってきた。DSETパルスはごく短時間の電圧変動であるため、通常の測定機器による時間幅の測定は困難である。そのため、これまではLSIの内部に時間幅測定用のデジタル回路を組み込み、それによってパルス幅を測定する方法が取られてきた。しかし、この手法は、特殊な回路の設計・製作が必要となり、測定にかかるコストや時間がかかってしまう。この問題を解決するため、LSI内部の論理素子を構成する最小単位である1個のMetal-Oxide Semiconductor Field-Effect Transistor(MOSFET)での放射線誘起過渡電流に注目し、その電流波形と論理素子の構造からDSETパルス波形を解析的に推定する手法を提案し、実証を行った結果について報告する。

口頭

先端トランジスタにおけるシングルイベント過渡電流の測定

牧野 高紘; 小野田 忍; 平尾 敏雄; 大島 武; 小林 大輔*; 池田 博一*; 廣瀬 和之*

no journal, , 

放射線が大規模集積回路(LSI)内の論理素子に入射することで、LSI内に現れる過渡的な電圧パルスをDSETパルスと呼び、宇宙で用いられるLSIにおいて、大きな問題となってきており対策が急がれている。論理素子は複数個のトランジスタで構成されており、論理素子全体におけるパルス発生確率は各トランジスタにおけるそれの和と考えられる。トランジスタごとの寄与がどれくらいかを知ることによってトランジスタレベルでの耐放射線性対策が可能となるが、これまでの測定手法では、取得したDSETパルスがどのトランジスタによるものか区別できないという問題があった。そこで、本研究では、トランジスタごとの効果に関する知見を得るために、NOT素子を構成するトランジスタのコピーを一つ用意し、そこに放射線を照射することで発生するシングルイベント過渡電流からDSETパルスを見積り、それを過去に測定したNOT素子全体でのDSETパルスと比較することで、個々のトランジスタの寄与を明らかにすることに成功した。

口頭

SiGe/Siへテロ接合の放射線耐性の研究

小林 大輔*; 牧野 高紘; 小野田 忍; 大島 武; Simoen, E.*; Claeys, C.*; 廣瀬 和之*

no journal, , 

放射線が半導体中に侵入するとその電離作用によって電荷が発生しパルス性雑音が生じる。この雑音によって回路が誤動作することが知られておりソフトエラーと呼ばれている。今日の微細化が進んだ素子において、宇宙線由来の中性子線の影響が無視できない。一方近年の微細「金属酸化膜電界効果半導体」(MOSFET)では移動度向上のために歪み技術を用い、その場合、ソースやドレインを構成するPN接合をSiGe/Siヘテロ接合で実現する。Geを添加することで、二つの接合に挟まれたチャネル部分に歪みが加わり、結果としてP型MOSFETの移動度が向上する。この接合には歪みによってもたらされた欠陥が存在すると考えられ、それが放射線によって発生した電荷の再結合中心として働き、放射線耐性の向上にも寄与するのではないかと期待しており、本研究ではその可能性を探った。実験では、Ge濃度を変えた素子を用意しKr照射下におけるイオンビーム誘起過渡電流(TIBIC)を観測した。TIBICシグナルは典型的な波形を示したが、負性電流も見られた。時定数の比較からは、欠陥によって電荷収集時間が短くなった可能性を示唆する結果を得た。TIBICシグナルを積分し、収集電荷量を調べたが、Ge濃度の依存性は明瞭でなく、あってもバラツキの範囲に納まることが判明した。

口頭

原型炉ブランケット筐体製作工程における電子ビーム溶接条件の検討

廣瀬 貴規; 白井 悠真*; 荻原 寛之*; 森 裕章*; 芹澤 久*; 才田 一幸*; 西本 和俊*; 谷川 博康

no journal, , 

増殖ブランケットには複数の概念が提案されているが、構造材に低放射化フェライト鋼を採用し、流路を内蔵するコの字型第一壁,側壁及び後壁を溶接した箱型の構造は、ITER計画参加全極に共通の構造である。「幅広いアプローチ」活動における原型炉研究開発においては、溶接割れを生じない電子ビーム溶接条件を確立するとともに、実施工を想定した製作工程の実証試験を実施している。溶接条件は市販の耐熱鋼の実績を元に微調整を行った結果、1パスで厚さ90mmまでのF82Hを貫通する溶接条件を得た。溶接金属は理想的なワインカップ形状を呈し、溶接割れは認められなかった。また、実規模ブランケットの第一壁及び側壁を模擬した鋼材により、実規模のモックアップの溶接を実施し、筐体構造の製作工程の妥当性を確認した。溶接部の強度について、熱影響部における軟化は抑制されたが、溶接金属の硬さ及び延性脆性遷移温度は、720$$^{circ}$$Cにおける熱処理後も母材と比較して、それぞれ60Hv, 50$$^{circ}$$C以上も高く、今後は構造物内の熱処理温度不均質も考慮したうえで、溶接金属の脆化を抑制する溶接後熱処理条件の改良が必要である。

口頭

SOI-PLLの放射線耐性の評価

星野 英二郎*; 小林 大輔*; 廣瀬 和之*; 牧野 高紘; 大島 武

no journal, , 

CPUを動かすためのクロック信号は位相同期回路PLL(Phase-locked loop)によって供給される。PLLは、アナログ部分とデジタル部分を持ったフィードバック回路である。放射線環境下でCPUを使うにはPLLの放射線耐性を確保する必要がある。われわれは0.2$$mu$$mのFDプロセスのSOI基板、アナログ部分の冗長化、デジタル部分の段積み化を組合せて耐放射線化を施したSOI-PLLを設計・試作した。これまでに、そのシミュレーション結果を報告している。本研究では加速器を用いた重イオン線照射試験を行って放射線耐性を測定した。誤動作数から算出した反応断面積と、LETの関係から、飽和断面積は4$$times$$10$$^{-4}$$cm$$^2$$程度であった。そして、冗長化の段階にほとんど依存していなかった。つまりシミュレーションと違って冗長化が有効に働いていないと言える。飽和断面積の値に目を向ければ回路シミュレーションの結果より約2桁大きく乖離している。これらの違いはシミュレーションで採用した仮定に起因すると考えられる。すなわち、放射線照射場所と周波数の違いがもたらしたと考えられる。さらなる測定や、エラー波形の解析が原因究明に必要である。

口頭

0.2-$$mu$$m FD-SOIプロセスで作られた位相同期回路の放射線耐性評価

星野 英二郎*; 柴田 優一*; 小林 大輔*; 梯 友哉*; 牧野 高紘; 大島 武; 廣瀬 和之*

no journal, , 

CPU(Central Processing Unit)を高速動作させるためのクロック信号は位相同期回路PLL(Phase-Locked Loop)によって供給される。回路を構成するトランジスタに放射線が当たると過渡電圧パルスが発生し、出力クロック信号の周期が許容不可能なほど変動するというエラーが懸念されており、宇宙のような放射線環境下でCPUを高速動作させるにはPLLの放射線耐性を確保する必要がある。われわれは、これまでのシミュレーション結果から、MOS(Metal Oxide Semiconductor)キャパシタの存在がエラー断面積に大きく寄与すると考えた。そこで、MOSキャパシタがエラー断面積を持つことを確かめるため、0.2-$$mu$$m FD-SOIプロセスによる耐放射線化技術を利用したPLLを設計・試作し、加速器を用いた重イオン線照射時における、MOSキャパシタ前後の出力波形を測定した。その結果は、予想通りMOSキャパシタの存在がエラー断面積に大きく寄与することが明らかになった。

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