Experimental study on radiation tolerance of SOI-PLLs

SOI-PLLにおける耐放射線性の実験的研究

星野 英二郎*; 小林 大輔*; 牧野 高紘; 大島 武; 廣瀬 和之*

Hoshino, Eijiro*; Kobayashi, Daisuke*; Makino, Takahiro; Oshima, Takeshi; Hirose, Kazuyuki*

CPUを動かすためのクロック信号は、アナログ部分とデジタル部分を持ったフィードバック回路からなる位相同期回路PLL(Phase-Locked Loop)によって供給される。放射線環境下でCPUを使うにはPLLの放射線耐性を確保する必要がある。われわれは0.2mのFDプロセスのSOI(Silicon On Insulator)基板を用い、アナログ部分の冗長化、デジタル部分の段積み化を組合せて耐放射線化を施したSOI-PLLを設計・試作した。本研究ではTIARAサイクロトロンを用い重イオン線照射試験を行い放射線耐性を検証した。誤動作数から算出した反応断面積と、LETの関係から、飽和断面積は410cm程度であり冗長化が有効に機能していることが見いだされた。飽和断面積の絶対値に関しては回路シミュレーションの結果より約2桁大きいことが判明した。この違いはシミュレーションで採用した放射線照射位置と周波数の仮定に起因すると考えられ、今後のさらなるエラー波形解析が必要といえる。

Single event effects on phase locked loops (PLLs) are experimentally investigated. Test chips of the PLLs are fabricated in a 0.2-m fully-depleted silicon-on-insulator technology. The PLL architecture is designed in conjunction with hardening techniques such as the triple modular redundancy and a stacked transistor design approach. A heavy-ion beam test confirms that the hardened PLL exhibits higher radiation tolerance than non-hardened one for 7.5-MeV Ne irradiation: The accelerated ions have the linear energy transfer of 7.3 MeV/cm/mg in Si.