SOI-PLLの放射線耐性の評価

Performance test for radiation-hardened phase-lacked loops

星野 英二郎*; 小林 大輔*; 廣瀬 和之*; 牧野 高紘; 大島 武

Hoshino, Eijiro*; Kobayashi, Daisuke*; Hirose, Kazuyuki*; Makino, Takahiro; Oshima, Takeshi

CPUを動かすためのクロック信号は位相同期回路PLL(Phase-locked loop)によって供給される。PLLは、アナログ部分とデジタル部分を持ったフィードバック回路である。放射線環境下でCPUを使うにはPLLの放射線耐性を確保する必要がある。われわれは0.2mのFDプロセスのSOI基板、アナログ部分の冗長化、デジタル部分の段積み化を組合せて耐放射線化を施したSOI-PLLを設計・試作した。これまでに、そのシミュレーション結果を報告している。本研究では加速器を用いた重イオン線照射試験を行って放射線耐性を測定した。誤動作数から算出した反応断面積と、LETの関係から、飽和断面積は410cm程度であった。そして、冗長化の段階にほとんど依存していなかった。つまりシミュレーションと違って冗長化が有効に働いていないと言える。飽和断面積の値に目を向ければ回路シミュレーションの結果より約2桁大きく乖離している。これらの違いはシミュレーションで採用した仮定に起因すると考えられる。すなわち、放射線照射場所と周波数の違いがもたらしたと考えられる。さらなる測定や、エラー波形の解析が原因究明に必要である。

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