0.2-m FD-SOIプロセスで作られた位相同期回路の放射線耐性評価

Evaluation of radiation tolerance of phase-locked loops fabricated in 0.2-m FD-SOI process

星野 英二郎*; 柴田 優一*; 小林 大輔*; 梯 友哉*; 牧野 高紘; 大島 武; 廣瀬 和之*

Hoshino, Eijiro*; Shibata, Yuichi*; Kobayashi, Daisuke*; Kakehashi, Yuya*; Makino, Takahiro; Oshima, Takeshi; Hirose, Kazuyuki*

CPU(Central Processing Unit)を高速動作させるためのクロック信号は位相同期回路PLL(Phase-Locked Loop)によって供給される。回路を構成するトランジスタに放射線が当たると過渡電圧パルスが発生し、出力クロック信号の周期が許容不可能なほど変動するというエラーが懸念されており、宇宙のような放射線環境下でCPUを高速動作させるにはPLLの放射線耐性を確保する必要がある。われわれは、これまでのシミュレーション結果から、MOS(Metal Oxide Semiconductor)キャパシタの存在がエラー断面積に大きく寄与すると考えた。そこで、MOSキャパシタがエラー断面積を持つことを確かめるため、0.2-m FD-SOIプロセスによる耐放射線化技術を利用したPLLを設計・試作し、加速器を用いた重イオン線照射時における、MOSキャパシタ前後の出力波形を測定した。その結果は、予想通りMOSキャパシタの存在がエラー断面積に大きく寄与することが明らかになった。

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