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Evaluation of element circuits constructing new radiation hardened SOI FPGAs

新しい耐放射線性SOI FPGAを構築している要素回路の評価

新藤 浩之*; 緑川 正彦*; 佐藤 洋平*; 久保山 智司*; 平尾 敏雄; 大島 武

Shindo, Hiroyuki*; Midorikawa, Masahiko*; Sato, Yohei*; Kuboyama, Satoshi*; Hirao, Toshio; Oshima, Takeshi

活性層が薄くイオン入射に伴い発生する電子・正孔対の総量を抑制することができるため、耐放射線性半導体素子として期待される0.15$$mu$$mFD-SOI(Fully Depleted Silicon on Insulator)上に作製した、FPGA(Field Programmable Gate Array)要素回路の放射線耐性評価をAr 150MeV(LET: 15.1/(mg/cm$$^{2}$$)), Kr 322MeV(LET: 37.9/(mg/cm$$^{2}$$)), Xe 454MeV(LET: 60.6/(mg/cm$$^{2}$$))を用いて実施した。その結果、FPGAを構成する基本回路の一つであるConfiguration bitのSEUの発生要因として、OFF状態のトランジスタが一つだけ反転することでSETが発生するSTG(Single transient gate)モードと高LET粒子が冗長トランジスタを同時に駆動してしまうDH(Duble Hit)モードの2種類があることがわかった。さらにSEU反転断面積とLETとの関係において、STGモードではLETが40MeV/(mg/cm$$^{2}$$)以下でエラー発生が観測されないこと、一方DHモードではLETが60MeV/(mg/cm$$^{2}$$)以下でエラー発生が観測されない結果を得た。この結果は、従来のバルクシリコンで得られている閾値LET(LET:15.1/(mg/cm$$^{2}$$))と比較して2.6$$sim$$4.5倍も耐性が向上されている。さらにこの結果から、FPGA回路に対する耐SEUを改善するために必要なパラメータの取得ができた。

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