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論文

Applicability of redundant pairs of SOI transistors for analog circuits and their applications to phase-locked loop circuits

槙原 亜紀子*; 横瀬 保*; 土屋 義久*; 宮崎 良雄*; 阿部 浩之; 新藤 浩之*; 海老原 司*; 丸 明史*; 森川 剛一*; 久保山 智司*; et al.

IEEE Transactions on Nuclear Science, 60(1), p.230 - 235, 2013/02

 被引用回数:4 パーセンタイル:61.14(Engineering, Electrical & Electronic)

デジタル回路において放射線耐性を飛躍的に向上させる技術として既に確立されているRadiation Hardening By Design (RHBD)技術の一つであるSOIトランジスタペアをカレントミラー回路等のアナログ回路にも拡大可能であることを検証した。具体的にはそのアナログ回路を適用したPLL回路を実際に作製し、TIARAサイクロトロン加速器を用いてイオン照射を実施した。その結果すぐれた耐放射線性を有することを確認した。

論文

Applicability of redundant pairs of SOI transistors for analog circuits

槇原 亜紀子*; 横瀬 保*; 土屋 義久*; 谷 幸一*; 森村 忠昭*; 阿部 浩之; 新藤 浩之*; 海老原 司*; 丸 明史*; 森川 剛一*; et al.

Proceedings of 10th International Workshop on Radiation Effects on Semiconductor Devices for Space Applications (RASEDA-10) (Internet), p.119 - 122, 2012/12

これまでおもにディジタル回路へ使用していたSOI(Silicon On Insulator)とペアのトランジスタを配置する冗長化技術を活用したアナログ回路用の新たなRHBD(Radiation Hardening By Design)技術を提案して、PLL(Phase-Locked Loop)等のアナログ回路へ応用することで、その耐放射線の向上を検討した。この技術は、従来の三重の冗長系を組むRHBD技術に比べ、非常にシンプルであるとともに電力消費や面積増大の損失も比較的少ないという特徴を持つ。このRHBD技術を600MHz、0.15$$mu$$m技術でFD(Fully Depleted)SOI基板上に作製したPLLに適用したところ、LET(Linear Energy Transfer)が68.9MeV/(mg/cm$$^2$$)という高い値でも誤動作を生じないことが実証された。

論文

DICE-based flip-flop with SET pulse discriminator on a 90 nm bulk CMOS process

丸 明史*; 新藤 浩之*; 海老原 司*; 槇原 亜紀子*; 平尾 敏雄; 久保山 智司*

IEEE Transactions on Nuclear Science, 57(6), p.3602 - 3608, 2010/12

 被引用回数:11 パーセンタイル:34.66(Engineering, Electrical & Electronic)

近年の微細化プロセス用を用いて作製された半導体回路は、放射線に対して非常に敏感になってきている。この問題を解決するため、シングルイベント誤動作(SET)に対して特に強いとされているメモリ回路であるDICE(Dual Interlocked Storage Cell)を基本にしたSET対策付きフリップフロップを、90nmバルクCMOSプロセスを用いて設計し、SET耐性について、現行のTMR(Triple Modular Redundant)との比較を行った。その結果、DICE回路は、TMRと同等のSET耐性を維持しつつ、小面積化が図れるという特長があることが明らかとなった。また、同プロセスにてDICEベースのSET対策付きラッチ回路を搭載したTEGデバイスを製造し、耐性評価を実施した。TIARA施設のカクテルビームを用いて、イオン入射角度依存性を調べたところ、ある限定した角度照射において、放射線感度が非常に高くなるという新たな現象が見いだされた。

論文

DICE based flip-flop with SET pulse discriminator on a 90 nm bulk CMOS process

丸 明史*; 久保山 智司*; 新藤 浩之*; 海老原 司*; 槇原 亜紀子*; 平尾 敏雄; 田村 高志*

Proceedings of 9th International Workshop on Radiation Effects on Semiconductor Devices for Space Applications (RASEDA-9), p.64 - 67, 2010/10

近年の微細化プロセスを用いて作製された半導体回路は、放射線に対して非常に敏感になってきている。この問題を解決するためシングルイベント誤動作(SET)に対して特に強いとされているメモリ回路であるDICE(DualInterlocked Storage Cell)を基本にしたSET対策付きフリップフロップを、90nmバルクCMOSプロセスを用いて設計し、従来のTMR(Triple Modular Redundant)技術と動作速度・面積について比較を行った。その結果、TMRとDICE回路を、同等のSET耐性を持つように設計した場合、DICEはTMRよりも動作速度・面積ともにアドバンテージがあることが明らかとなった。また、同プロセスにてDICEベースのSET対策付きラッチ回路を搭載したTEGデバイスを製造し耐性の放射線照射試験を実施した。TIARA施設のカクテルビームを用いてイオン入射角度依存性を調べたところ、ある限定した角度照射において、放射線感度が非常に高くなるという現象が見いだされた。

論文

Evaluation of element circuits constructing new radiation hardened SOI FPGAs

新藤 浩之*; 緑川 正彦*; 佐藤 洋平*; 久保山 智司*; 平尾 敏雄; 大島 武

JAEA-Review 2008-055, JAEA Takasaki Annual Report 2007, P. 5, 2008/11

活性層が薄くイオン入射に伴い発生する電子・正孔対の総量を抑制することができるため、耐放射線性半導体素子として期待される0.15$$mu$$mFD-SOI(Fully Depleted Silicon on Insulator)上に作製した、FPGA(Field Programmable Gate Array)要素回路の放射線耐性評価をAr 150MeV(LET: 15.1/(mg/cm$$^{2}$$)), Kr 322MeV(LET: 37.9/(mg/cm$$^{2}$$)), Xe 454MeV(LET: 60.6/(mg/cm$$^{2}$$))を用いて実施した。その結果、FPGAを構成する基本回路の一つであるConfiguration bitのSEUの発生要因として、OFF状態のトランジスタが一つだけ反転することでSETが発生するSTG(Single transient gate)モードと高LET粒子が冗長トランジスタを同時に駆動してしまうDH(Duble Hit)モードの2種類があることがわかった。さらにSEU反転断面積とLETとの関係において、STGモードではLETが40MeV/(mg/cm$$^{2}$$)以下でエラー発生が観測されないこと、一方DHモードではLETが60MeV/(mg/cm$$^{2}$$)以下でエラー発生が観測されない結果を得た。この結果は、従来のバルクシリコンで得られている閾値LET(LET:15.1/(mg/cm$$^{2}$$))と比較して2.6$$sim$$4.5倍も耐性が向上されている。さらにこの結果から、FPGA回路に対する耐SEUを改善するために必要なパラメータの取得ができた。

論文

Optimization for SEU/SET immunity on 0.15 $$mu$$m fully depleted CMOS/SOI digital logic devices

槇原 亜紀子*; 浅井 弘彰*; 土屋 義久*; 天野 幸男*; 緑川 正彦*; 新藤 浩之*; 久保山 智司*; 小野田 忍; 平尾 敏雄; 中嶋 康人*; et al.

Proceedings of 7th International Workshop on Radiation Effects on Semiconductor Devices for Space Application (RASEDA-7), p.95 - 98, 2006/10

RHBD(Radiation Hardness by Design)技術を用いてSEU(Single Event Upset)/SET(Single Event Transient)対策ロジックセルを、沖電気の完全空乏型0.15$$mu$$m CMOS/SOI民生プロセスを用いて設計し、製造したサンプルデバイスの放射線評価を実施した。SETフリーインバータと呼ばれるSET対策付きインバータ構造を有するロジックセルは、非常に優れたSET耐性を示すが、面積・動作スピード・消費電力のペナルティも大きいため、本研究では、最低限の耐性を維持しつつペナルティを低減するための設計の最適化をMixedモードのTCAD(Technology Computer Aided Design)シミュレータを用いて行った。その結果、LET(Linear Energy Transfar)が64MeV/(mg/cm$$^2$$)までは、本研究により最適化されたロジックセルが宇宙用として有用であることを示した。

論文

Bulk damage observed in recent LSI devices

新藤 浩之*; 久保山 智司*; 池田 直美*; 大友 洋光*; 島田 修*; 平尾 敏雄; 松田 純夫*

Proceedings of 6th International Workshop on Radiation Effects on Semiconductor Devices for Space Application (RASEDA-6), p.63 - 66, 2004/10

最先端LSIにおいて単一プロトンが入射することにより形成されるバルク損傷が引き起こす新たなエラーの発生についてその観測と評価を実施した。対象とした素子は256MbitSDRAM及び16MbitSRAMである。これらの素子に対してプロトン照射を実施し、データ保持能力が照射前後でどの程度変化するのか測定した。その結果、従来知られているトータルドーズ効果等では説明できない新たな特性劣化現象を見いだした。この現象は動作温度にも大きく依存し、特に50$$^{circ}$$C以上の高温で動作させた場合、仕様で保証された以下に特性が劣化することが確認された。

論文

Bulk damage caused by single protons in SDRAMs

新藤 浩之*; 久保山 智司*; 池田 直美*; 平尾 敏雄; 松田 純夫*

IEEE Transactions on Nuclear Science, 50(6, Part1), p.1839 - 1845, 2003/12

 被引用回数:13 パーセンタイル:32.98(Engineering, Electrical & Electronic)

シングルイオンやプロトンによるバルク損傷は高集積のICで非常に問題となっている。本研究では、256MbitのSDRAMにおけるバルク損傷について報告する。実験は、プロトン60MeV及びXe 2.3GeVを、構造の異なるSDRAMに照射した。測定は、SDRAMのリフレッシュレートをさまざまに変化させた状態で、故障数をカウントすることによって行った。測定の結果、リフレッシュレートが長くなるに従い、故障数と断面積は増加することがわかった。さらに、プロトンに比べ、Xeの断面積の方が大きいことも明らかになった。以上の結果を使用して、低軌道を周回する衛星にSDRAMを搭載した場合、1年に170個程度のソフトエラーを起こすことが予測できる。これは、通常のメモリと比べて大きいため、実用上大きな問題となることが推定される。

論文

Consistency of bulk damage factor and NIEL for electrons, protons, and heavy ions in Si CCDs

久保山 智司*; 新藤 浩之*; 平尾 敏雄; 松田 純夫*

IEEE Transactions on Nuclear Science, 49(6), p.2684 - 2689, 2002/12

 被引用回数:10 パーセンタイル:42.3(Engineering, Electrical & Electronic)

半導体デバイスにおける放射線劣化は、NIEL(Non-Ionization Energy Loss)を用いてバルク損傷の生成に費やされるエネルギーの関数として表されている。本研究では照射によって導入される損傷を明確にするために、評価試料として電荷結合型デバイス(CCD)を用い、電子1$$sim$$3MeV, 陽子80MeV、及び重イオン(56MeV-N, 5MeV-Ne, 150MeV-Ar, 323MeV-Kr)の照射を行い、ピクセルごとの暗信号を計測した。その結果、電子線照射では小さなエネルギーの一次はじき出し原子(PKA)しか生成できないために孤立した点欠陥が形成され、しかもその大部分は欠陥同志の再結合によって消滅するため、NIELとして与えられたエネルギーの内安定な欠陥に結びつく比率が極端に低くなることがわかった。一方、陽子/重粒子では、電子で発生する欠陥と同じ欠陥に加えて、高エネルギーのPKAによりカスケード損傷が起こり局所的に欠陥クラスターが形成されることがわかった。CCDを使用した照射実験の解析から、NIELとバルク損傷の比例関係が成立しない原因が明らかになった。

論文

半導体トランジスター素子のシングルイベントバーンアウト現象の解析

平尾 敏雄; 新藤 浩之*; 久保山 智司*; 永井 由紀*; 大平 秀春*; 伊藤 久義; 松田 純夫*

JNC TN7200 2001-001, p.66 - 68, 2002/01

半導体素子のシングルイベント現象の一種であるシングルイベントバーンアウト(SEB)は、従来MOSFETにおいて発生すると報告されていた。われわれは、バイポーラトランジスタについてSEB評価を行い、その発生を確認した。SEB測定にはわれわれの開発したEPICS測定システムを使用した。その結果、バイポーラトランジスタでもSEBが発生することを見いだし、イオン入射時のバイポーラトランジスタにおけるベースとエミッタの電流波形の直接観測に成功した。さらに、SEBの耐性向上対策を検討した結果、ベース領域に添加する不純物濃度の増加とベース幅の伸張により約20%の耐性強化が可能であるという結論を得た。

論文

Analysis of single-ion multiple-bit upset in high-density DRAMs

槇原 亜紀子*; 進藤 浩之*; 根本 規生*; 久保山 智司*; 松田 純夫*; 大島 武; 平尾 敏雄; 伊藤 久義; Buchner, S.*; Campbell, A. B.*

IEEE Transactions on Nuclear Science, 47(6), p.2400 - 2404, 2000/12

 被引用回数:30 パーセンタイル:13.25(Engineering, Electrical & Electronic)

宇宙環境に使用される高密度なメモリ素子(DRAM)に高エネルギーイオンが入射するとシングルイベントアップセットが生じることは良く知られている。特に、高集積度メモリ素子において、たった一個のイオンを入射することにより、複数のメモリセル内容が反転するシングルイベントマルチプルアップセット(MBU)が近年大きな問題となっている。そこで本実験では、MBUの発生とビーム入射位置との関係を調べるために、16及び64Mbit DRAMに対し、ニッケル,ボロン、鉄イオンを入射角度を0度と60度で照射した。その結果、MBUの発生が、イオントラックの廻りに生じた電荷の拡散により引き起こされることが明らかになった。また、メモリ内のセンサ部分にイオンが当たったときにも大規模なMBUが発生することが判明した。

論文

Analysis of single-ion multiple-bit upset in high-density DRAMs

槇原 亜紀子*; 新藤 浩之*; 根本 規生*; 久保山 智司*; 松田 純夫*; 大島 武; 平尾 敏雄; 伊藤 久義; Buchner, S.*; Campbell, A. B.*

Proceedings of 4th International Workshop on Radiation Effects on Semiconductor Devices for Space Application, p.103 - 107, 2000/00

半導体デバイスに高エネルギーを持った荷電粒子が入射すると、シングルイベント現象を引き起こすことはよく知られている。本会議では、16Mbit及び64MbitDRAMを用いてマルチビットアップセットの実験結果と解析結果について述べる。試験は、重イオンを試料に対して入射角度を変化させ、その時に発生したエラーマッピングからマルチビットアップセット(MBU)を計測した。その結果、報告内容としては、DRAMにより発生する充電型及び放電型MBUにはそれぞけ独立したエラーの発生するメカニズムが存在することが判明したこと、さらに今後のDRAMではリフレッシュサイクル時間が短くなるため、MBUとして充電型のエラー発生回数が多くなると考えられる。したがってこれらメカニズムの解明が重要であることなどを紹介し、議論を行う。

論文

SEU testing using cocktail ion beams

根本 規生*; 新藤 浩之*; 松崎 一浩*; 久保山 智司*; 大島 武; 伊藤 久義; 梨山 勇; 松田 純夫*

Proceedings of 3rd International Workshop on Radiation Effects on Semiconductor Devices for Space Application, p.154 - 159, 1998/00

地上用1MビットSRAM,4MビットSRAM,16MビットDRAM及び64MビットDRAMのシングルイベントアップセット試験をカクテルビームを用いて行った。カクテルビームは4.0~60.6MeV/mg/cm$$^{2}$$のLETでの照射が可能であり、今回はこのビームを用いて、しきい値LETと飽和反転断面積を見積もった。その結果、これらの集積回路は作製プロセスによってSEUしきい値と反転断面積が大きく異なることが明らかになった。

口頭

ディープサブミクロンLSIの耐放射線性強化技術; SOI技術による耐放射線性高速論理回路の開発

新藤 浩之*; 佐藤 洋平*; 緑川 正彦*; 久保山 智司*; 槙原 亜紀子*; 平尾 敏雄; 伊藤 久義

no journal, , 

微細加工が進んだ高機能LSIの放射線耐性強化のために、SOI(Silicon On Insulator)構造を有するデバイスを用いて誤信号発生回避の冗長トランジスタの設計を行い、高エネルギー重イオン照射による実証試験を行った。その結果、SOI技術を用いて設計製作した冗長回路では、重イオン照射によるSEUの発生断面積が対策なしと比較して2桁も少ないことが得られた。しかし、問題点として回路内での誤信号の発生を完全に除去するには、面積・消費電力が2倍,動作速度が1/2になることが判明し、大きなペナルティが課せられることも判明した。

口頭

完全空乏型0.15$$mu$$m CMOS/SOIプロセスデバイスへの放射線対策の最適化

槇原 亜紀子*; 浅井 弘彰*; 土屋 義久*; 天野 幸男*; 緑川 正彦*; 新藤 浩之*; 久保山 智司*; 小野田 忍; 平尾 敏雄; 中嶋 康人*; et al.

no journal, , 

RHBD(Radiation Hardness by Design)技術を用いてSEU(Single Event Upset)/SET(Single Event Transient)対策ロジックセルを、沖電気の完全空乏型0.15$$mu$$mCMOS/SOI民生プロセスを用いて設計し、製造したサンプルデバイスの放射線評価を実施した。SETフリーインバータと呼ばれるSET対策付きインバータ構造を有するロジックセルは、非常に優れたSET耐性を示すが、面積・動作スピード・消費電力のペナルティも大きいため、本研究では、最低限の耐性を維持しつつペナルティを低減するための設計の最適化を行った。その結果、論理セルのみにRHBD手法を用いることで十分な放射線耐性を維持できることを明らかにした。

口頭

SOI基板を用いた宇宙用LSIの開発の現状と展望

久保山 智司*; 新藤 浩之*; 緑川 正彦*; 佐藤 洋平*; 大島 武; 平尾 敏雄; 横瀬 保*; 槙原 亜紀子*

no journal, , 

宇宙用LSIは、微細化の進展によってノイズマージンがますます低下し、宇宙で遭遇する陽子や重粒子イオンの飛跡に沿って生成される電子・正孔対により発生する微弱なノイズによって容易に誤動作を起こしてしまう。これに対して、SOI(Silicon On Insulator)基板を用いたLSIでは個々のトランジスタが酸化膜で基板と電気的に絶縁されているため、本質的にバルク基板で発生するようなノイズは発生しない。ただし、トランジスタ内にもp-n接合が存在するため、このp-n接合内に生成された電子・正孔対によるノイズの発生は阻止できない。その対策として冗長トランジスタを追加することにより、p-n接合によるノイズの発生を阻止する方法がある。そこでSOI基板上に、データ記憶回路の1つであるラッチ回路をSET(Single Event Transient)フリー回路作製技術を適用して試作し、TIARAからの重粒子イオンを照射することで誤動作の発生断面積を測定した。その結果、LET=64MeV/(mg/cm$$^{2}$$)のXeイオンでも一切誤動作することはなく、実際の宇宙環境で誤動作する確率がほとんどないレベルの耐放射線性を達成できることが確認できた。

口頭

新しい耐放射線性SOIFPGA要素回路の評価

新藤 浩之*; 緑川 正彦*; 佐藤 洋平*; 久保山 智司*; 平尾 敏雄

no journal, , 

活性層が薄くイオン入射に伴い発生する電子・正孔対の総量を制御することができるため、耐放射線半導体素子として期待される0.15$$mu$$mFD-SOI(Fully Depleted Silicon on Insulator)上に作製した、FPGA(Field Programble Gate Array)要素回路の放射線耐性を評価した。その結果、FPGAを構成する基本回路の一つである、Configuration bitのシングルイベントアップセット(SEU)発生要因として、OFF状態のトランジスタが一つだけ反転することで発生するSTG(Single Transient Gate)モードと、高LET粒子が冗長トランジスタを同時に駆動してしまうDH(Double Hit)モードの2種類があることがわかった。さらにSEU反転断面積とLETとの関係において、STGモードではLETが40MeV/(mg/cm$$^{2}$$)以下でエラー発生が観測されないこと、一方DHモードではLETが60MeV/(mg/cm$$^{2}$$)以下でエラー発生が観測されない結果を得た。この結果は、従来のバルクシリコンで得られている閾値(LET:15.1/(mg/cm$$^{2}$$))と比較して2.6$$sim$$4.5倍の耐性向上である。さらにこれらの評価を通して、FPGA回路に対する耐SEUを改善するために必要なパラメータの取得ができた。

口頭

宇宙線が引き起こすシングルイベント現象を解明する

久保山 智司*; 新藤 浩之*; 平尾 敏雄; 大島 武

no journal, , 

人工衛星に搭載されている集積回路は、小型高性能,低消費電力の要求に応えるために、近年、高集積化,低駆動電圧となっている。これに伴い、放射線に対しての耐性が低下しており、実使用環境でのシングルイベント発生数の増加が問題となっている。本発表では、高崎量子応用研究所のイオン照射研究施設(TIARA)において実施しているシングルイベント耐性評価研究を紹介するとともに、新型デバイスのシングルイベント現象解明の研究に必要なイオン加速器の仕様に対する要求と開発すべき照射技術について紹介する。

口頭

宇宙用0.15$$mu$$m SOI-ASIC耐放射線強化論理セルライブラリの開発と評価

新藤 浩之*; 丸 明史*; 久保山 智司*; 小野田 忍; 平尾 敏雄; 大島 武

no journal, , 

宇宙航空研究開発機構においては、論理セルライブラリとして、42種類の順序回路,293種類の組合せ回路,I/O部回路,メモリ回路から構成される、宇宙用SOI(Silicon on Insulator)-ASIC(Application Specific Integrated Circuit)の開発を進めている。これらを構築するために必要となるLatch回路,Flip/Flop回路,SRAM回路を搭載した評価用チップに対してイオン照射実験を行った。D-Flip/FLop回路に対するXeイオン照射試験の結果から、回路内部のインバータループ部は非常に高い耐放射線性を示すことがわかった。しかし、内部クロックバッファで発生したSET(Single Event Transient)起因のSEU(Single EventUpset)が観測されたことから、当該部分に対して、耐放射線性強化技術を施す必要があることが明らかとなった。

口頭

90nmバルクCMOSプロセスの宇宙適用性の研究

丸 明史*; 久保山 智司*; 新藤 浩之*; 池田 直美*; 田村 高志*; 平尾 敏雄; 阿部 浩之; 小野田 忍; 牧野 高紘; 大島 武

no journal, , 

近年の微細化,高集積化の要求に伴い、100nm以下の超微細製造プロセスを用いた集積回路の開発が進められている。このような高集積回路においては、SEUやSETなどの放射線影響が非常に顕著に現れる。このような放射線影響に対する対策として考えられているのが2つの記憶ノードでデータを保持するDICEセルである。しかしながら非常に優れた放射線耐性を持つといわれているDICE回路においても1発の放射線によって2つの記憶ノードが同時に反転してしまう現象によってシングルイベントが発生するという報告がある。本研究では90nmバルクCMOSプロセスの宇宙適用性をより正確に評価するために、DICEを用いたメモリ回路の耐放射線性についてTIARA施設のカクテルビームを用いて放射線試験を実施した。放射線試験の結果、正面照射では発生しなかったエラーが斜め入射による照射をすることによってエラーが発生することが確認された。

口頭

次世代宇宙用部品の耐放射線強化技術確立に向けた研究

丸 明史*; 新藤 浩之*; 久保山 智司*; 鈴木 浩一*; 阿部 浩之; 小野田 忍; 牧野 高紘; 大島 武

no journal, , 

近年の宇宙機では、画像処理、高精度位置決定等の目的で、大容量のデータを高速に処理する電子機器が必要とされており、それらで使用される半導体素子に対して、一般民生用部品で適用されている最先端技術に匹敵する微細化が必要とされている。そのような微細プロセスにおいては単発粒子入射による複数トランジスタでの電荷収集(チャージシェアリング)の影響などが発生するため、放射線による影響が非常に顕著になり、これまで有効とされてきた耐放射線回路が必ずしも有効でなくなることが明らかになっている。そこで、宇宙用部品を微細化するにあたり、微細プロセス特有の回路対策が必須となる。本研究は微細プロセスにおける耐放射線強化技術を確立するため、65nm製造プロセスを用いて耐放射線メモリ回路を試作し、カクテルイオンビームを照射することで、シングルイベント耐性を評価した。その結果、チップ正面からの照射ではLET=68.8MeV/(mg/cm$$^{2}$$)のXe粒子までビット反転は発生せず高い耐放射線性を有することが確認された。

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