完全空乏型0.15m CMOS/SOIプロセスデバイスへの放射線対策の最適化

Optimization for SEU/SET immunity on 0.15m fully depleted CMOS/SOI digital logic devices

槇原 亜紀子*; 浅井 弘彰*; 土屋 義久*; 天野 幸男*; 緑川 正彦*; 新藤 浩之*; 久保山 智司*; 小野田 忍; 平尾 敏雄; 中嶋 康人*; 高橋 芳浩*; 大西 一功*

Makihara, Akiko*; Asai, Hiroaki*; Tsuchiya, Yoshihisa*; Amano, Yukio*; Midorikawa, Masahiko*; Shindo, Hiroyuki*; Kuboyama, Satoshi*; Onoda, Shinobu; Hirao, Toshio; Nakajima, Yasuhito*; Takahashi, Yoshihiro*; Onishi, Kazunori*

RHBD(Radiation Hardness by Design)技術を用いてSEU(Single Event Upset)/SET(Single Event Transient)対策ロジックセルを、沖電気の完全空乏型0.15mCMOS/SOI民生プロセスを用いて設計し、製造したサンプルデバイスの放射線評価を実施した。SETフリーインバータと呼ばれるSET対策付きインバータ構造を有するロジックセルは、非常に優れたSET耐性を示すが、面積・動作スピード・消費電力のペナルティも大きいため、本研究では、最低限の耐性を維持しつつペナルティを低減するための設計の最適化を行った。その結果、論理セルのみにRHBD手法を用いることで十分な放射線耐性を維持できることを明らかにした。

no abstracts in English