ZrO
ゲー卜絶縁膜を用いたGe MOSデバイスの界面設計
Interface engineering of Ge MOS devices with ZrO
gate dielectrics
細井 卓治*; 岡本 学*; 朽木 克博*; 景井 悠介*; Harries, J.; 吉越 章隆
; 寺岡 有殿; 志村 考功*; 渡部 平司*
Hosoi, Takuji*; Okamoto, Gaku*; Kutsuki, Katsuhiro*; Kagei, Yusuke*; Harries, J.; Yoshigoe, Akitaka; Teraoka, Yuden; Shimura, Takayoshi*; Watanabe, Heiji*
われわれはリーク電流を減少させて優れた界面特性を持った高品質のhigh-
/Geゲートスタックを開発した。この製作にはGe基板上への直接ZrO
デポジションとその加熱酸化が行われた。放射光光電子分光によると、ZrO
/Ge構造の823Kでの熱酸化はZrO
とGeの相互拡散がかりでなく、GeO
界面層の生成をもたらした。等価酸化膜厚(EOT)は1.9nmで、界面準位密度はAu/ZrO
/Geキャパシタで10
cm
eV
と小さかった。さらに、Zr0
層上にA1
0
を形成するとさらにEOTを小さくできることを見いだした。界面準位密度はAl
O
/ZrO
/Geの30分の加熱で5.3
10
cm
eV
であった。10分加熱では1.6nmまでEOTを低減できた。その場合のリーク電流は従来のpoly-Si/SiO
/Siスタックに比べて二桁低い。
We developed high quality high-
/Ge gate stacks with reduced leakage current and superior interface quality, which was fabricated by direct deposition of ZrO
on Ge substrate and thermal oxidation. Synchrotron radiation photoelectron spectroscopy revealed that thermal oxidation at 823 K caused not only an intermixing between ZrO
and Ge but also the formation of GeO
at the interlayer. We obtained an equivalent oxide thickness (EOT) of 1.9 nm, and an interface state density of 10
cm
eV
for Au/ZrO
/Ge capacitors. Furthermore, we found that the A1
0
capping on the Zr0
1ayer is effective for decreasing EOT. The interface state density as low as 5.3
10
cm
eV
was obtained for the Al
O
/ZrO
/Ge stack with 30 min oxidation. The EOT could be reduced to l.6 nm by 10 min oxidation. The leakage current was two orders of magnitude lower than the conventional poly-Si/SiO
/Si stack.